Physical metal layer : Crosstalk 와 Ground bounce

원하는 목적과 스펙에 맞게 회로 schematic 을 꾸미고 시뮬레이션을 하면 꽤나 어렵지 않게 스펙을 맞출 수 있습니다. 하지만 우리가 원하는 것은 컴퓨터나 리눅스 버츄어소 창에서의 시뮬레이션 결과가 아닌 실제 회로를 그리고 fab out 되어 나온 실물 칩에서 나온 전기적 신호입니다. 그렇기 때문에 단순 시뮬레이션 상에서 고려하기 힘든 여러가지 physical effect 를 고려해야합니다. 그 중 오늘은 Crosstalk 와 Ground bounce 에 대해 알아보겠습니다.

 

Physical effect : Crosstalk

먼저 Crosstalk 에 대해 보죠. Crosstalk 는 사실 많은 분들이 익숙한 개념은 아닙니다. 이 용어가 익숙하신 분들은 High-speed 회로를 다룬다던가, Wireline 관련 공부를 하고 계신 분들이 많죠.

 

Crosstalk 는 두 metal layer 간에 원하지 않는 간섭 현상을 말합니다. 시그널이 달리는 두 metal layer가 아래와 같이 있다고 가정해봅시다. 두 metal layer 간의 거리가 가까울 수록, 그리고 마주보는 면적이 더 클수록 두 metal 간에 parasitic cap 이 생기게 됩니다. 이 parasitic cap 은 수 f F 에서 많게는 수십~수백 fF 까지 보일 수 있겠죠. 물론 이 두 metal layer 가 VDD 나 VSS 와 같은 power를 전달하는 선일 때는 이 parasitic cap 이 큰 문제가 없습니다. 칩 곳곳에 이 power 를 단단히 잡아주는 decoupling cap 이 있기도 하고 power metal line 에는 수많은 노이즈 신호가 있더라도 그 크기가 크지 않기 때문이죠.

 

하지만 이 metal layer 가 clk 과 같이 매우 중요하면서도 빠른 신호를 나르고 있다면 문제가 커지죠. metal 간의 coupling cap 에 의해 신호가 왜곡될 수 있기 때문입니다. 심지어 이 crosstalk 는 가까운 곳에 있느냐 혹은 먼 곳에 있느냐에 따라서 어떻게 영향을 받는지가 다르죠. 아래와 같은 pulse 파가 Vin 으로 가해진다고 생각해봅시다. 꽤나 긴 metal line을 따라서 이 Vin 이 전달되고 Vout이라는 수 ns 의 delay를 가진 output 파형이 나타나죠. 이 경우에는 가까운 쪽의 경우 input 파형과 같은 phase로 옆의 metal line 에 interference 가 가해집니다. VNEXT 은 가까운 곳에서 간섭을 받은 파형으로 Vin 과 phase 가 같은 것을 볼 수 있죠.

반면에 먼 쪽의 경우 파형과 phase 가 반대가 되도록 간섭을 받습니다. VFEXT 를 보면 output 파형인 Vout 과 비교했을 때 rising edge일때는 falling 으로 interference를, 그리고 Vout 이 falling edge 일 때는 rising 으로 interference를 받게 됩니다.

이를 가까운 곳에서는 Backward crosstalk 가 가해지고, 먼 곳에서는 forward crosstalk가 가해진다고 말합니다. 이러한 crosstalk 는 그 자체에 있어서도 문제이지만 characteristic impednace 가 맞춰져 있지 않아 양 끝에서 reflection 이 일어날 때 더 큰 문제입니다. impednace matching이 되지 않은 회로의 경우 near-end 에서 생기는 crosstalk 가 저 멀리 transmission line 의 끝, 즉 far-end 에서 발생할 수 있기 때문입니다. 이에 의해 우리가 보내려는 신호의 eye width 가 작아지기도 하고, ISI(Inter symbol interference) 가 생기기도 하죠.

이러한 crosstalk 에 의해 흔들리는 전압은 아래와 같이 나타낼 수 있습니다. 여기서 Va는 signal voltage, Cm은 두 metal layer 간의 mutual capacitance, Clsub은 victim line 의 ground 로 보이는 capacitance 입니다. 결국 이 crosstalk 라는 noise voltage 를 줄이기 위해서는 signal 의 크기를 줄이거나, victim line 의 capacitance 성분을 늘리거나, mutual capacitance 성분을 줄여야 합니다.

VDD-VSS 로 peak-to-peak swing 하는 logic level 을 LVDS(Low voltage diffferential swing) 나 CML(Current mode logic) 등을 이용하는 것이 다 이 crosstalk를 줄이기 위함입니다.

High-speed 회로 설계자나 시스템 설계자 분들은 이러한 crosstalk 를 잘 관리할 줄 알아야하며, impedance matching 이나 다른 scheme을 이용하여 영향을 최소화하여 원하는 spec에 맞추어 설계해야 합니다.

 

 

 

 

Physical effect : Ground bounce

우리는 일반적으로 회로를 설계함에 있어서 VSS는 0V, VEXT는 1/1.2V 이런식으로 특정값을 설정하여 설계합니다. 우리가 보는 시뮬레이션에서 대부분 이러한 supply power는 ideal voltage source로 공급해주죠. 하지만 실제 회로에서는 bonding pad, pcb problem, chip 내의 resistance 성분에 의해 상황이 다를 수 있습니다. 그렇다면 우리가 생각하는 supply voltage가 DC, AC 관점에서 달라질 수 있죠. 먼저 DC 관점에서 보겠습니다.

외부에서 정확한 ideal source 로 VDD 와 VSS를 공급해주고 있다고 해봅시다. 설령 정확히 VDD와 VSS를 공급했다고 하더라도 ideal source에서 실제 회로까지 power가 가는 길에서는 무수히 많은 metal line을 거쳐야 합니다. 물론 알루미늄과 같이 저항성분이 매우 낮은 도체를 사용하고, 그 넓이를 매우 두껍게 했다고 하더라도 수 옴의 저항 성분은 보일 수 밖에 없습니다.

좀 극단적이긴 하지만 위와 같이 수 k 옴의 저항이 꼈다고 해봅시다. 그리고 ideal voltage source 를 이용해 1V를 회로에 공급해준다고 해보죠. DC 적으로 50uA 의 전류가 흐를 때 회로에서 봤을 때는 1V가 아닌 667mV로 실제 생각한 값보다 훨씬더 작은 값을 공급받습니다. Ground 의 경우에도 마찬가지로 0V 가 아닌 333mV의 원래 생각한 0V 보다 훨씬 더 큰 값을 갖게 되죠. 따라서 설계한 회로는 원하는 동작을 하지 못할 가능성이 높습니다.

따라서 회로를 설계함에 있어서 0V의 VSS 와 1V의 VEXT에서 margin 없이 딱 동작하는 회로를 설계했을 경우 실물 chip에서는 원하는 동작을 하지 못할 가능성이 높습니다. 우리가 설계한 회로는 시뮬레이션 상에서 1.3V의 VEXT에서도 그리고 1.1V의 VEXT에서도 원하는 동작을 할 수 있어야 하죠. 또한 VDD와 VSS 같은 power supply의 경우 충분히 작은 저항 성분을 보이도록 넓은 metal line으로 그려주어야 할 것입니다.(혹은 가늘고 여러개의 power line인 mesh 형태로)

 

AC 관점에서는 회로가 VDD나 VSS로부터 갑자기 수십 uA의 current를 끌어가거나 혹은 흘려보낼 수 있겠죠. 이러한 것들을 보상하기 위해서 우리는 꼭 on-chip decoupling capacitor를 달아야합니다. 이러한 on-chip cap들은 VDD나 VSS가 흘려보낸 charge 들을 지원해주므로 회로가 ac 동작을 할 때 원하는 supply power level 을 유지하도록 도와줍니다.