오늘은 Layout mismatch 에 대해 알아보고 이를 줄이기 위한 matching 기법에 대해 알아보겠습니다.공정이 점점 미세화되면서 layout pattern 에서 mismatch 는 필수적으로 발생하게 됩니다.Low frequency 동작에서는 이러한 mismatch 가 큰 영향을 끼치지 않을 수도 있지만, high frequency 동작에서는 layout mismatch 로 인해 회로가 제대로 동작하지 않을 수 있습니다. 먼저 layout mismatch 에 대해 보죠. 실제로 layout 상에서 완전히 동일한 mosfet 2개가 있다고 가정해봅시다. 위의 2개의 mosfet 은 완전히 동일한 layout 을 갖고 있지만 실제 patterning 되고 wafer 상으로 칩이 나오게 되면 미..

오늘은 tristate inverter 와 buffer 에 대해서 설명해보겠습니다.tristate inverter 는 일반 inverter 와 다른 역할을 하게 됩니다. 일반 inverter 는 단순히 input 신호를 반전시켜서 output 신호로 내보내는 반면에 tristate inverter 의 경우에는 enable 될 때는 inverter 로 동작하고 disable 될 때는 동작하지 않게 됩니다. 오늘은 이 tristate inverter 에 대해 자세히 다뤄보겠습니다.tri-state inverter 는 위와 같이 enable 신호로 동작하는 inverter 입니다.enable 신호가 0일 때는 output 이 Y = ~A 로 출력되고, enable 신호가 1일 때는 output 인 Y 는 hi..

오늘은 high-impedance 상태, 즉 Hi-Z 의 의미에 대해 알아보겠습니다. 우리가 output 의 state를 파악할 때 digital 에서는 총 3가지 상태로 나타낼 수 있습니다. 0,1, hi-Z 의 3가지 상태이죠. 0은 logical low 상태로 일반적으로 output 전압이 VSS 일 때를 나타내는 말입니다. 1은 logical high 상태로 일반적으로 output 전압이 VDD 일 때를 나타냅니다.위와 같이 inverter 의 output 으로는 logical high 와 low, 즉 1과 0 의 상태밖에 오지 못합니다.하지만 위와 같이 switch 의 output 으로는 0 과 1 뿐만 아니라 logical 하게는 어떤 곳에도 연결되지 않은 상태가 존재하게 됩니다. 그 때 ou..

오늘은 디지털 회로의 가장 기본이 되는 inverter 의 개념과 설계에 대해 다뤄보겠습니다. 일반적으로 대학원 연구실에서든, 회사에서든 가장 기본이 되는 inverter, nand, nor 등의 standard cell 이 존재해 해당 cell 들을 사용하게 됩니다. 따라서 자세히 알 필요를 못 느낄 수도 있지만, 개념에 대해 알면 더 잘 활용할 수 있게 됩니다. 먼저 inverter 의 개념에 대해 알아봅시다.CMOS inverter 는 왼쪽과 같이 그릴 수 있으며 다음과 같은 truth table 을 갖습니다. input 이 0이 들어오면 output 은 1, 그리고 input 이 1이 들어오면 output 은 0 이죠. 0과 1의 값만을 갖는다고 가정하는 디지털 회로에서는 inverter 는 i..

오늘은 디지털회로에서 발생할 수 있는 meta-stability 에 대한 정의에 대해 알아보겠습니다.디지털 회로를 설계할 시에는 flip-flop 혹은 latch 에서 meta-stable 이 발생하지 않도록 주의하라는 말이 많습니다. 일반적으로 digital 회로를 구성하는 inverter 에는 위와 같은 2 가지 상태가 존재합니다. 바로 VDD 전압인 1 과 VSS 전압인 0 이죠. inverter 는 기본적으로 digital buffer 이기 때문에 output 으로는 0과 1 의 output 만 출력으로 갖습니다. 하지만 data input 이 0과 1이 아닌, 애매모호한 값일 경우, output 또한 0과 1이 아닌 그 중간의 애매한 값으로 출력되게 되죠. 이를 meta-stability 라고..

오늘은 디지털 회로의 setup time, hold time 의 정의와 violation 에 대해 다뤄보겠습니다. Setup time, hold time 은 디지털 회로에서 알맞은 data 가 넘어가기 위해 꼭 지켜야 하는 요소입니다. 이러한 setup / hold time 은 일반적으로 flip-flop 이나 latch 에서 많이 따지게 됩니다. 이러한 flip-flop 과 latch 는 synchronized 회로에서 필수적이며 아직 개념이 덜 잡혀있으면 아래 글 참고하시면 됩니다. https://kor-razavai.tistory.com/60 Latch, Flip-flop 회로와 TSPC(True single phase clock) 회로이번엔 digital circuit 에서 가장 중요한 회로 요..

오늘은 Inverter 설계를 할 때 PN ratio 를 설정하는 방법과 이렇게 설계하는 이유에 대해 알아보겠습니다. 아주 극소수의 아날로그 회로 설계자를 제외한 대부분의 설계자는 디지털 로직 회로를 사용하게 됩니다.본인이 설계하는 환경에 Inverter, Nand, Nor 등의 기본적인 로직 게이트의 standard cell 이 있으면이를 활용해도 되지만, 왜 이렇게 설계되었는지 안다면 응용할 수 있습니다. 기본적인 inverter 는 위와 같이 pmos 와 nmos 로 이루어져 있습니다.제 블로그에서 많이 언급했듯이 transistor 는 기본적으로 switch 입니다. Input 이 0일 땐 PMOS 가 on 되어 output cap 을 VDD 로 채우게 됩니다. 이 때 PMOS 는 Ron,p 의..

이제 본론으로 들어가서, NPU(Neural Processing Unit) 시장에 대한 전망을 얘기해보자:🔹 1. NPU는 GPU를 대체할 수 있을까?단기적으로는 힘들다. GPU는 이미 생태계가 너무 강력하고 범용성도 좋아. CUDA 기반의 소프트웨어 생태계, AI 프레임워크 최적화 등에서 엔비디아가 거의 독점적이야.중장기적으로는 기회가 있다. 특히 특정 AI 연산(예: inference)에 특화된 엣지 디바이스나 모바일에서는 NPU가 훨씬 효율적이야. 전력 대비 성능(PPA)이 뛰어나니까.🔹 2. NPU 시장이 성장하는 방향스마트폰/엣지 디바이스 중심의 성장→ 애플(A-series, M-series), 삼성(Exynos), 구글(Tensor SoC) 등은 이미 자체 NPU 설계에 나섰고, 모바일 A..

회로 내에는 무수히 많은 신호가 있습니다. 이러한 신호들은 metal layer 를 타고 이동하죠.따라서 회로 내에서는 수많은 metal layer 가 있고, 같은 layer 가 근처에 있게 된다면두 신호 간의 parasitic cap 이 커지게 됩니다.이러한 parasitic cap 때문에 바로 coupling 이 발생하고 이런 것들은 noise 로 보여 신호 품질을 저하시킵니다. 이러한 noise 는 중요한 signal 들 (ex. high frequency signal) 에 영향을 끼치고보통 ground 로 연결된 shielding line 으로 둘러싸 영향을 최소화합니다. 하지만 power 혹은 reference 전압 등의 중요한 dc 전압은 이러한 noise 보다 더 큰 장애물이 있습니다.바로 ..

오늘은 Transmission gate 에 대해 다뤄보겠습니다. Transmission gate 는 pass gate 라고도 불리며Digital circuit 설계에 가장 basic components 중 하나입니다.  0. MOSFET as a switch 일반적으로 MOSFET 은 digital 회로에서 switch 로 생각합니다.아래에서 NMOS 하나를 보도록 하죠NMOS 의 drain 을 IN, source 를 OUT 이라고 하고, Gate 에 가해지는 전압을 Vctrl 이라고 해봅시다.Vctrl 전압을 VDD 로 주면, OUT = VIN으로 VIN 전압을 따라가게 됩니다.반면에 Vctrl 전압을 VSS 로 주면, OUT node 는 floating 이 됩니다. (원래 전압을 유지하게 되죠.)이렇..