Latch, Flip-flop 회로와 TSPC(True single phase clock) 회로

 

이번엔 digital circuit 에서 가장 중요한 회로 요소 들인 latch 와 flip-flop 에 대해 다뤄보겠습니다. 0과 1의 신호만 존재하는 digital 회로에서 synchronize 해서 신호를 보내는 것은 정말 중요합니다. 이 때 sync 의 기준이 되는 것은 clk 신호이고 이 clk 신호는 보통 latch 나 flip-flop 을 이용해 signal 을 synchronize 시키죠.

 

먼저 latch 부터 보겠습니다. Latch 는 다들 알다시피 level -triggered 회로 입니다. clk 신호가 0 인지 혹은 1인지에 따라서 현재 신호를 저장할지, 아니면 신호를 무시할지를 결정하죠. 가장 기본적이면서도 많이 쓰이는 회로가 바로 위에 보이는 회로입니다. 2개의 transmission gate 와 3 개의 inverter 로 이루어지죠. 이렇게 되면 input transmission gate 가 켜져 있을 때는 output 은 input 에 inverter 2단을 거친 것이므로 outpu = input 이 됩니다. 반면 input transmission gate 가 꺼져 있을 때는 data 를 저장하기 위한 transmission gate 가 켜지게 되어 cross-coupled inverter 가 되어 data 를 저장합니다.

이번에는 flip-flop 을 보죠. flip-flop 은 latch 와 다르게 edge-triggered 회로입니다. clk 이 rising edge 혹은 falling edge 일때 input 값을 채서 cross-coupled inverter 에 저장하게 되죠. flip-flop 의 회로는 단순히 2 개의 latch 를 직렬연결한 것으로 보면 됩니다. 대신 첫번째 latch 와 2 번째 latch 의 clk 위상을 뒤집으면 되죠. 위와 같이 단순하게 transmission gate 4개와 inverter 6개로 구성할 수 있습니다. 실제 latch 나 flip-flop 을 설계할 때 위와 같은 구조를 사용하는 것을 추천하는 편입니다. 설계하기 가장 간단하기도 하고 문제가 생길 일이 거의 없기 때문이죠. 

 

Flip-flop 의 다른 구조로는 위와 같은 회로가 유명하기도 합니다. 이 회로는 TSPC, 즉 True single phased clock 으로 1개의 phase clock 으로 flip-flop 을 구성한 것입니다. 일반적인 flip-flop 에 비해 transistor 개수를 훨씬 적게 가져갈 수 있다는 장점이 있고 잘 설계 한다면 파워도 더 적게 가져갈 수 있다고 합니다. 다만 다른 flip-flop 에 비해 설계 난이도가 더 높기도 하고, 문제가 생길 가능성이 있습니다.(Data 를 제대로 hold 하지 못한다거나, edge-trigger 동작이 corner 에 따라 너무 달라진다거나...) 따라서 transmission gate 와 inverter 로 이루어진 일반적인 latch 와 flip-flop 형태를 사용하길 추천드립니다. 이상입니다.