Design consideration & Challenge

회로를 디자인하는데 있어 complexity는 날로 갈수록 증가하고 있습니다. 요즘 IT 붐이다 뭐다 하지만 회로 설계 분야에서도 인력이 계속해서 부족한 상황이고 제대로 circuit과 system을 설계할 줄 아는 사람들에 대한 수요는 끊임없이 있습니다. 이미 많은 회로 topology가 나왔고 수많은 회로 ip 들이 있지만 왜 회로설계 분야는 계속해서 많은 인력을 필요로 할까요?

 

그 이유는 계속해서 다른 스펙에 맞추어 설계해야 하고, 상황마다 최우선으로 가져가야할 스펙이 다르며, 마진 또한 다르기 때문입니다. 또한 이런 마진을 설정하는 것 부터가 회로 설계자의 역량이죠. 이 글에서는 무어의 법칙에 따라 회로의 집적도가 높아짐에 따라 어떠한 challenge들이 있는지에 대해 간단히 살펴보겠습니다.

 

1. Transistor imperfection

 

먼저 첫 번째로 트랜지스터의 불완전성에 있습니다. 트랜지스터의 사이즈는 계속해서 스케일 다운되고 있고 요즘에는 10나노 언더 제품을 양산하느니 등의 뉴스가 나오고 있습니다. 트랜지스터의 사이즈가 줄어들수록 더 작은 면적에 더 많은 트랜지스터를 집적할 수 있고 파워 소모 또한 줄일 수 있습니다. 하지만 공정 상의 한계로 인해 이전보다 트랜지스터의 안정성을 확보할 수 없게 됩니다. 

 

간단하게 예를 들어보겠습니다. 예전의 트랜지스터들은 위에서 보이는 것처럼 length가 클수밖에 없었고 이 큰 length에 대해 작은 variation인 delta L 이 생긴다고 해도 전체에서 수% 밖에 변하지 않았습니다. 이 수 %의 length variation은 당연히 MOSFET의 특성에 영향을 끼치지만 회로의 동작을 해칠 정도로 큰 영향을 끼치진 않았습니다. 마진을 그만큼 설정하기 쉽겠죠. 하지만 트랜지스터가 스케일 다운되면서 아래와 같이 작은 length의 트랜지스터를 사용하게 됩니다. 트랜지스터가 스케일 다운 되면서 공정도 발전되었지만 PVT 에 의한 저 delta L을 줄이기는 쉽지 않습니다. 스케일 다운된 트랜지스터에 대해 이전과 똑같은 delta L은 수십%의 variation을 의미합니다. 이 수십 %의 variation은 작은 크기의 트랜지스터를 사용하기 위한 trade-off 이며 이 trade-off를 통해 전체 파워 소모량을 줄이고 모스펫의 스피드를 빠르게 할 수 있습니다. 대신에 저 variation에서도 회로를 동작시키는 마진을 설정하기 쉽지 않죠. 그래서 요즘의 회로에서는 variation을 고려해 따로 calibration 해주는 회로를 추가하거나 manually cal 해주는 회로를 추가합니다.

 

 

2. Declining Supply voltage

 

회로가 스케일 다운되면서 얻는 장점 중의 하나로 Vth가 작아지게 되면서 전체적인 Supply voltage를 낮게 갖고갈 수 있습니다. Supply voltage를 줄이게 되면 아날로그 회로든 디지털 회로든 간에 파워 소모를 획기적으로 줄일 수 있죠. 하지만 이 줄어드는 supply voltage는 설계자 입장에서 마냥 행복한 상황이 아닙니다. 그만큼 회로 설계에 대한 난이도가 증가하기 때문이죠. 

아날로그 회로에서 앰프를 설계하는 상황을 생각해보겠습니다. 앰프에서는 많은 parameter가 중요하지만 가장 중요한 parameter인 gain을 늘리는 상황을 생각해보겠습니다. Open-loop gain을 늘리기 위해서는 주로 트랜지스터를 cascode하는 경우가 많은데요, 트랜지스터를 cascode하면서 output 저항을 획기적으로 키울 수 있기 때문입니다. Amp 의 gain 공식에서 gm 을 늘리거나 Rout을 늘려야하는데 캐스코딩을 통해 Rout을 ro배 늘릴 수 있게 되죠. 하지만 supply voltage가 줄어듦에 따라 사실상 cascode 를 사용한 amp는 사용하기 불가능해집니다. 각 트랜지스터에서 saturation 을 만족하기 위해 차지해야 하는 Vds 가 있는데 낮아진 supply voltage가 이를 감당하지 못하기 때문이죠.

그래서 자주 사용하는 방법으로는 위로 쌓는 cascode 방법이 아닌 two-stage를 이용해 gain을 더 키우는 방식을 많이 사용합니다.

아날로그 관점에서의 낮아진 supply voltage 에 의한 challenge 지만, 디지털 관점에서도 많은 challenge가 있습니다. 디지털에서는 낮은 supply voltage로 고속의 동작을 하기 힘들다는 데 challenge가 있죠. 이를 해결하기 위해서 일반적으로 특정 회로에만 높은 전압을 공급하기 위해 level-shifter 등을 사용합니다. 또한 다른 시도로는 디지털 도메인이나 아날로그 도메인에서 타임 도메인을 이용하려는 시도가 학계에서 많이 이루어지긴 합니다.

 

3. Power consumption

 

IoT, Sensor, 그리고 모바일에 쓰이는 ap 칩 등 always-on 동작을 하는 회로를 위해 low-power 동작을 요구하는 회로가 많아졌습니다. 따라서 회로 설계자는 low-power 동작하는 회로를 설계하기 위해 많은 노력을 하죠. 물론 어느 용도의 회로를 설계하느냐에 따라 power consumption을 크게 고려하지 않아도 될 수 있습니다. 예를 들어 엄청나게 큰 디지털 칩을 구동하기 위해 PLL을 설계하는 경우, PLL이 소모하는 파워는 디지털 블락에 비해 수 %도 안 될수도 있죠. 이 때에는 PLL을 계속해서 optimize하는 것이 아닌, 디지털 블락에서 power 소모를 줄이려고 하는 게 더 소모 전력 관점에서는 맞을 수도 있습니다.

간단한 예로 이렇게 사이즈가 큰 RF chip의 경우 전체 100mW 가 넘는 power consumption에서 ADC의 6mW도 안되는 power를 줄이기 위해서 몇날 밤을 새우는 건 효율적이지 않겠죠. (물론 ADC만 설계하는 입장에서는 단 1mW라도 줄이기 위해 노력하는건 맞습니다. 하지만 시스템을 다 설계하는 입장에서는 ADC를 대강 만들고 얼른 다른 블락에서의 파워를 덜 줄이는게 맞을 수 있습니다)

 

4. Circuit complexity

 

회로 설계의 복잡성 또한 엄청나게 어려워지고 있습니다. 회로 설계자로부터 더 높은 스펙과 더 작은 마진을 설계를 요구하는 상황에서 회로 설계자는 계속해서 어려운 회로를 설계하게 됩니다. 간단한 회로만으로 동작하면 최고겠지만, PVT variation, Reliability, High spec 을 위해서는 회로의 complexity가 높아지는게 거의 필수입니다. 따라서 요즘 나오는 논문에서 아날로그 디자인 쪽을 보면 회로가 장난 아니게 무섭게 생겼습니다. 

상대적으로 간단한 편이 3 stage amplifier를 위한 회로입니다. 3-stage amplifier부터는 3 pole-system이기 때문에 필연적으로 phase margin 이 부족해 stability가 깨지게 됩니다. 이를 해결하기 위해서 2-stage amp에서는 miller cap compensation을 이용하지만, 3- stage amplifier에서는 위에 보이는 것과 같이 nested- miller compensation을 이용합니다. 이러한 nested-miller compensation도 꽤 어려운 회로지만 실제로는 이보다 난이도가 높은 회로도 정말 많습니다.

 

이상입니다.