Substrate Latch-up : Latch-up의 의미와 없애기 위한 방법&해결법

Latch-up은 회로 공부를 시작한지 얼마 안 된 분께는 익숙치 않은 주제입니다. 하지만 회로 설계를 하고 직접 layout을 그려 Tape-out을 나가본 회로 전공자들에게는 꽤나 익숙한 단어이죠. 특히 회로 설계할 때는 크게 신경을 쓰지 않지만 DRC나 LVS를 잡는 경우에 이 Latch-up 관련 이슈들이 꽤나 신경 쓰입니다. 저번 글에서 쓴 Antenna effect 와 마찬가지죠.

그럼 Latch-up 이란 무엇일까요? Latch up 이란 Layout 상의 이슈로 인해 Body와 Nplus 그리고 N-well과 Pplus 사이에 생기는 p-n junction과 Resistance 에 의해 생기는 현상입니다. 위 사진에서 보면 P-sub에서는 Nplus와 psub 그리고 N-well 사이에 BJT가 형성되고 이 BJT의 Emitter는 Pplus로 꽂히게 됩니다. 마찬가지로 N-well 에는 N-well과 Pplus 그리고 pusb 사이에 BJT가 형성됩니다. 이 그림을 회로로 나타내면 아래와 같습니다.

두 개의 BJT가 서로 coupling 되어 연결돼있는 구조이죠. 이 구조는 언뜻 보기에는 별 문제가 없어봉이지만 만약 Nwell 과 Pwell에 연결된 두개의 저항의 크기가 커지게 된다면 문제가 생기게 됩니다. 이 두개의 저항이 커지게 된다면 BJT 의 특성상 Emiiter 로 흘러들어가거나 나오는 전류가 생기게 되고 결국 전압 강하나 상승의 크기가 커지게 되는거죠! 그렇게 되면 short circuit 이 생기게 되어 VDD rail에서부터 Mosfet까지 low - impedance path 가 생기게 되어 소자가 망가지게 됩니다.

이런 현상은 생각보다 내 회로의 어디서든 일어날 수 있습니다. 왼쪽은 간단한 Inverter layout입니다. 이 inverter layout의 cross section 즉 side view 는 오른쪽과 같죠. 어때요? 위에서 본 latch up 형태와 똑같죠?

 

이러한 현상은 Virtuoso simulation 으로는 보기 어려우나 이미 고생하신 저희의 선배분들이 칩이 망가지고(?) 수많은 디버깅 끝에 원인을 찾아낸 현상입니다. 따라서 우리는 시뮬레이션에서 영향이 없다고 무시하지 말고 어느 정도 염두에 두며 설계하고 Layout 을 그려야겠죠.

 

 

간단히 설명하기 위해 그림판을 그려봅시다. 일반적으로 아날로그 회로를 설계하든 디지털 회로를 설계하든 트랜지스터 네개의 면을 모두 PPLUS 나 NPLUS 로 둘러주는게 좋으나 이렇게 한쪽이 뚫린 형태의 implant 형태를 가장 많이 사용합니다. PPLUS를 n자 모양으로 둘러주고 그 PPLUS의 bias를 양쪽 끝에서 METAL1 을 이용해서 잡아준다고 생각해봅시다.

이렇게 PPLUS 안에는 여러가진 IC가 있을 수 있겠죠. 여기서 보면 IC1의 경우 PPLUS의 bias를 잡아주는 곳에서 멀지 않은 곳에 위치하고 있습니다. 따라서 PPLUS 가 보는 저항이 작죠. 따라서 이 Layout 의 경우에는 IC1은 latch-up 문제에 별로 시달리지 않습니다. 하지만 IC2의 경우 Bias 를 잡아주는 METAL1에서 꽤나 멀리 떨어졌죠? 이 경우에는 PPLUS 에서 IC2까지 가는데 보이는 저항이 커지게 되고 결국 IC2는 latch-up문제에 시달릴 수 있습니다.

이 문제를 해결해주기 위해서는 위와 같이 중간에서 한 번 더 Bias를 잡아줄 수 도 있겠죠.

하지만 더 좋은 방법은 바로 위에서 보이는 것처럼 METAL1을 PPLUS와 겹치게 쭉 둘러준 다음에 contact을 여러개 뚫는 것입니다. METAL1은 완전한 도체, 텅스텐, 구리 등이기 때문에 저항을 거의 보이지 않습니다. 반면 PPLUS나 NPLUS 는 doping을 세게한 반도체이기 때문에 아무래도 METAL보다는 저항이 크게 보이겠죠. 따라서 위와 같은 방법으로 doping area에서 보이는 저항을 줄여 latch-up 문제를 해결할 수 있습니다.

이렇게 위에 PMOS, 아래에 NMOS 가 위치한 형태에는 Nplus와 Pplus를 따라서 쭉 contact을 놔주면 당연히 저항이 더 적게 보여 latch-up을 피할 수 있습니다. 이건 가장 기본적이자 당연한 솔루션이지만 이 외에도 latch up을 줄이기 위한 다양한 solution이 있습니다. 한 가지 정도 더 살펴보죠.

 

Latch-up을 줄이기 위한 다른 방법으로는 Substrate를 negative 전압으로 보내는 것입니다. Substrate를 negative 전압으로 보내면 N-channel threshold 전압을 안정화시킬 수 있고 latch-up 문제를 해결할 수 있으며 pn junction에서의 forward biasing을 막을 수 있습니다. 또한 depletion cap을 줄일 수 있는 장점도 있죠.

다음과 같은 간단한 substrate pump circuit을 가지고 음전압을 만들어 준 뒤, substrate를 이 음전압으로 바꾸면 latch-up문제에서 좀 더 벗어날 수 있습니다.